EUV 적용 선단 공정에서도 TSV 기술 안정적으로 구현
삼성전자는 업계 최초로 7나노 EUV 시스템반도체에 3차원 적층 패키지 기술인 'X-Cube(eXtended-Cube)'를 적용한 테스트칩 생산에 성공했다고 13일 밝혔다.
경쟁사보다 1년 가량 앞선 것으로 삼성전자는 최첨단 EUV 초미세 전공정뿐 아니라 후공정에서도 첨단 기술 경쟁력을 확보해 ‘초격차’ 전략을 구현한 쾌거로 평가된다.
또 이재용 삼성전자 부회장이 작년 4월 선포한 ‘2030년 시스템반도체 1위’ 비전도 탄력을 받을 것으로 예상된다.
'X-Cube'는 전공정을 마친 웨이퍼 상태의 복수의 칩을 위로 얇게 적층해 하나의 반도체로 만드는 기술이다.
시스템반도체는 일반적으로 CPU·GPU·NPU 등의 역할을 하는 로직 부분과 캐시메모리(Cache memory) 역할을 하는 임시기억공간인 SRAM 부분을 하나의 칩에 평면으로 나란히 배치해 설계한다.
'X-cube' 기술은 로직과 SRAM(Static Random Access Memory)을 단독으로 설계·생산해 위로 적층한다는 점에 차이가 있다.
이 때문에 전체 칩 면적을 줄이면서 고용량 메모리 솔루션을 장착할 수 있어 고객의 설계 자유도를 높일 수 있다고 삼성전자측은 설명했다.
또 실리콘관통전극(TSV) 기술을 통해 시스템반도체의 데이터 처리속도를 획기적으로 향상 시킬 수 있고, 전력 효율도 높일 수 있다는 것이다.
TSV(Through Silicon Via)는 와이어를 이용해 칩을 연결하는 대신 칩에 미세한 구멍을 뚫어 상단 칩과 하단 칩을 전극으로 연결하는 패키징 기술로 속도와 소비전력을 크게 개선할 수 있다.
이 외에도 위아래 칩의 데이터 통신 채널을 고객 설계에 따라 자유자재로 확장할 수 있고, 신호 전송 경로 또한 최소화할 수 있어 데이터 처리 속도 극대화할 수 있다는 장점이 있다.
이 기술은 슈퍼컴퓨터·인공지능·5G 등 고성능 시스템반도체를 요구하는 분야는 물론 스마트폰과 웨어러블 기기의 경쟁력을 높일 수 있는 핵심 기술로 활용될 것으로 예상된다.
글로벌 팹리스 고객은 삼성전자가 제공하는 'X-Cube' 설계방법론(Design Methodology)과 설계툴(Design Flow)을 활용해 EUV 기술 기반 5, 7나노 공정 칩 개발을 바로 시작할 수 있다.
특히, 이미 검증된 바 있는 삼성전자의 양산 인프라를 이용할 수 있기 때문에 개발 오류를 빠르게 확인하며 칩 개발 기간을 줄일 수 있다.
삼성전자의 EUV 기반 시스템반도체 3차원 적층 기술은 파운드리(반도체 수탁생산) 최대 경쟁사인 대만의 TSMC보다 1년 가량 앞선 것으로 평가된다.
10나노 이하로 공정 미세화가 진행되면서 공정 미세화만으로는 반도체의 성능과 전력효율을 획기적으로 향상시키기 어려움에 따라 3차원 적층 기술 경쟁력이 관건이 되고 있다.
TSMC의 경우 작년 3차원 적층기술(SoIC)을 공개하고 내년 양산 계획을 밝혔지만, 아직까지 시장에 실체를 내놓은 적은 없다.
강문수 삼성전자 파운드리사업부 마켓전략팀 전무는 "EUV 장비가 적용된 첨단 공정에서도 TSV 기술을 안정적으로 구현해냈다"며 "삼성전자는 반도체 성능 한계 극복을 위한 기술을 지속 혁신해 나가겠다"고 밝혔다.
한편 삼성전자는 오는 16일부터 18일까지 온라인으로 진행되는 HPC·AI 등의 고성능 반도체 관련 연례 학술 행사인 '핫 칩스(Hot Chips) 2020'에서 'X-Cube'의 기술 성과를 공개할 계획이다.
